A palestra acontece dia 27/04 às 19:30H na sala de aula B402 – Campus I da UCPel
Prof. Sergio Bampi:
Professor TItular do Instituto de Informática da Univ. Federal do Rio Grande do Sul. Graduado em Engenharia Eletrônica pela Univ.Federal do Rio Grande do Sul (1979), Bacharel em Fisica pela Universidade Federal do Rio Grande do Sul (1979), mestrado em Engenharia Eletrica – Microeletronica – Stanford University (1982) e doutorado em Engenharia Eletrica na área de Microeletrônica – Stanford University (1986). Tem experiência na área de Engenharia da Computação e Engenharia Elétrica, com ênfase em Hardware e Microeletrônica, atuando principalmente nos seguintes temas: projeto de circuitos integrados, projeto de circuitos CMOS mistos analógico-digitais, arquiteturas dedicadas para processamento de vídeo e imagens, processamento de sinais, arquitetura de computadores, modelos de dispositivos integrados MOSFET, medidas elétricas em nanodispositivos, microeletrônica, nano-eletrônica.
Palestra:
Técnicas de Ultra-Low Power para Sistemas Digitais CMOS : Lógica em Near-Threshold e Computação Aproximada
RESUMO:
Circuitos CMOS – “Complementary Metal-Oxide-Semiconductor” são universalmente aplicados na eletrônica atual, seja digital ou analógica. Neste seminário abordaremos duas estratégias de projeto de sistemas-em-chip (SoC) digitais, que são utilizadas para redução enorme da energia dispendida por “unidade” de computação. Uma técnica de projeto elétrico de circuitos digitais – computação Near-threshold (NVT) – e outra de estratégia de projeto lógico/arquitetural. Inicialmente os aspectos físicos da implementação de sistemas digitais em CMOS de alta densidade são apresentados, bem como as tendências da chamada “Lei” de Moore. Nestes sistemas é cada vez mais relevante empregar técnicas inovadoras de projeto que incrementem radicalmente a eficiência energética do processamento da informação. Operação de lógica CMOS em Near-threshold (NVT) é uma alternativa importante para atingir esta alta eficiência, em domínios de aplicação específicos (como IoT) que exijam sub-micro-watts de potência média durante a computação – com a penalidade de baixíssimo desempenho computacional. Esta técnica pode ser relevante em SoCs que são integrados para “sensoriar-converter-processar-transmitir-receber” informação (no mesmo chip), conforme demandam os objetos baratos da Internet-das-coisas (ou IoT) conectados por RF. Nestes SoCs para IoT os processadores operam em regimes muito diferentes no espaço de potência-desempenho, de sub-MHz a centenas de MHz, com “duty-cycles” específicos. A técnica “DVFS” de ajuste dinâmico de alimentação (Vdd) e de frequência é essencial nestes circuitos para IoT. Lógica CMOS NVT requer técnicas de “design” e de gerência de potência específicos, alguns dos quais serão revisados nesta palestra. Além disto, os problemas de aumento da variação e de redução do desempenho em CMOS, derivados do uso de DVFS em alto intervalo dinâmico de frequências, também serão revisados.
Nesta palestra ilustraremos outra técnica de projeto lógico dos sistemas digitais encontrados em caminhos de dados para processamento digital de sinais (DSP), amplamente usada no PPGEEC da UCPEL. Os exemplos utilizados de projetos CMOS serão no domínio do DSP de sinais de mídia (voz, imagem e vídeo), nos quais as aproximações nos dados/valores computados são estimadas e utilizadas já em tempo de “design” do chip, visando obter significativa economia de potência. Mostraremos como exemplo o uso de somadores e multiplicadores digitais aproximados em filtros paralelos, e em algoritmos de estimativa de movimento em vídeo.
Keywords: CMOS digital circuits; VLSI design, energy efficiency; approximate computing.